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Digit-Life a rapporté hier quelques rumeurs à propos de l'après après Athlon : le K9. Notre excellent confrère
VTR-Hardware vient de traduire intégralement l'article de Digit-Life, en voici un copier-coller :
Contrôleur DDR-II intégré
Jusqu'à 8 branchements spéculatifs, et un cache “roll back” pour minimiser l'impact des erreurs de prédiction...
Tout comme le core K7 et le core K8, 3 pipelines x87 (FPU), mais 3 SSE2 et 2 pipelines de calculs sur les entiers (ALU). Pour des performances accrues, les décodeurs d'instructions pourront les marier par trois (FPU + SSE2 + ALU).
Le core K9 disposera de caches supplémentaires: une sorte de L0 qui pourrais s'incarner sous la forme de 4ko de cache avant et après le pipeline FPU pour rendre les opérations continues.
Le pipeline ALU devrait avoir 15 niveaux de profondeur, alors que le pipe FPU comptera 20 niveaux.
L'I-cache et le décodeur fonctionneront à 2 fois la vitesse d'horloge.
AMD risque d'intégrer le cache L3 in die en utilisant de la SRAM avec un temps d'accès de 1T.
L'Hyper Transport II, la nouvelle connexion très haut débit cadencée a environ 1Ghz et fonctionnant en mode « Octal Data Rate » (8x): un débit monstre de 25Go/s !
Le protocole inter processeur (le MOESI) sera mis à jour et optimisé.
Le lien très rapide HT-II permettra de partager des unités d'exécution entre deux CPUs : si la FPU du premier est saturée et celle du deuxième libre, la FPU libre du deuxième pourra exécuter les instructions provenant du décodeur du premier CPU !
