Plus d’infos sur le futur CPU de VIA, l’Esther
Le fondeur VIA vient d’annoncer les spécifications de son futur processeur ...
Le fondeur VIA vient d’annoncer les spécifications de son futur processeur gravé en 0.09µ, le C5J Esther.
Il sera fabriqué par IBM et disposera de la technologie SOI (Silicon On Insulator) comme peuvent le proposer les Athlon 64 d’Advanced Micro Devices. Associé à une finesse de gravure de 0.09µ, l’Esther devrait disposer d’une très faible consommation puisque VIA a annoncé 3.5W à une fréquence de 1 GHz, et que le processeur pourrait atteindre à terme une fréquence de fonctionnement de l’ordre des 2 GHz, sans pour autant en préciser la consommation qui en découlerait.
Parmi les évolutions majeures de l’architecture, VIA introduit un cache L1 de 128 Ko, un cache L2 de 256 Ko, une vitesse de bus de 800 MHz et le support des instructions SSE, SSE2 et SSE3. L’accent a également été mis sur la sécurité puisque le C5J adoptera la technologie NX tant d’actualité incluse dans PadLock Hardware Security Suite de VIA, en plus des actuels PadLock RNG et ACE déjà implémentés dans le C5P Nehemiah.
D’autres informations techniques comme la longueur des pipelines ou le type de socket choisi n’ont pas été précisés.
Il sera fabriqué par IBM et disposera de la technologie SOI (Silicon On Insulator) comme peuvent le proposer les Athlon 64 d’Advanced Micro Devices. Associé à une finesse de gravure de 0.09µ, l’Esther devrait disposer d’une très faible consommation puisque VIA a annoncé 3.5W à une fréquence de 1 GHz, et que le processeur pourrait atteindre à terme une fréquence de fonctionnement de l’ordre des 2 GHz, sans pour autant en préciser la consommation qui en découlerait.
Parmi les évolutions majeures de l’architecture, VIA introduit un cache L1 de 128 Ko, un cache L2 de 256 Ko, une vitesse de bus de 800 MHz et le support des instructions SSE, SSE2 et SSE3. L’accent a également été mis sur la sécurité puisque le C5J adoptera la technologie NX tant d’actualité incluse dans PadLock Hardware Security Suite de VIA, en plus des actuels PadLock RNG et ACE déjà implémentés dans le C5P Nehemiah.
D’autres informations techniques comme la longueur des pipelines ou le type de socket choisi n’ont pas été précisés.
Source :
X-Bits Labs
David_S
le 20 mai 2004 à 09:35
(2 847
lectures)
Actualités et brèves relatives
- 19 / 05 / 2004 : AMD se met à la numération façon Intel ?
- 18 / 05 / 2004 : Prescott & technologie NX: Antivirus matériel
- 18 / 05 / 2004 : Un comparatif de 24 CPU milieu de gamme
- 13 / 05 / 2004 : Design du CPU "Niagara" (8 cores) terminé
- 30 / 04 / 2004 : Carte VIA Mini-ITX EPIA MII1200 (17x17cm)
- 21 / 04 / 2004 : VIA & Yamashita se mettent au sans plomb
- 06 / 01 / 2004 : VIA collabore avec IBM pour un CPU 90 nm
