La communication d'Intel autour du bug de ses chipsets dédiés à Sandy Bridge continue. Après avoir initié un arrêt des ventes et rappel massif, puis laissé un peu de marge aux OEM, le géant de Santa Clara publie la PCN (Product Change Notification) donnant des détails sur la révision B3 qui corrigera le problème rencontré.
On apprend ainsi que le seul changement apporté se situe au niveau de la couche métallique, sans que cela n'implique de modifications sur les fonctionnalités. D'après nos confrères d'Anandtech qui avaient pu obtenir plus de détails, le transistor incriminé, issu d'un ancien design, aurait tout simplement été désactivé.
La nouvelle puce sera bien entendue compatible broche pour broche avec l'actuelle révision B2. Son code de révision passera de 04h à 05h, l'ensemble des codes S-Spec et MM# de la gamme seront aussi modifiés.
La date de livraison des premiers exemplaires est annoncée pour le 14 février. Reste à savoir quel sera le temps nécessaire aux constructeurs pour livrer les premiers produits corrigés, et s'ils prendront ça pour une déclaration d'amour de la part du géant de Santa Clara.
On apprend ainsi que le seul changement apporté se situe au niveau de la couche métallique, sans que cela n'implique de modifications sur les fonctionnalités. D'après nos confrères d'Anandtech qui avaient pu obtenir plus de détails, le transistor incriminé, issu d'un ancien design, aurait tout simplement été désactivé.La nouvelle puce sera bien entendue compatible broche pour broche avec l'actuelle révision B2. Son code de révision passera de 04h à 05h, l'ensemble des codes S-Spec et MM# de la gamme seront aussi modifiés.
La date de livraison des premiers exemplaires est annoncée pour le 14 février. Reste à savoir quel sera le temps nécessaire aux constructeurs pour livrer les premiers produits corrigés, et s'ils prendront ça pour une déclaration d'amour de la part du géant de Santa Clara.
David Legrand
le 11 février 2011 à 10:10
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