Terabyte Initiative : Rambus vise un débit d'un teraoctet

Demain mercredi, au Japon, Rambus fera la démonstration d'une technologie qui ouvrira la voie du terabyte (teraoctet) par seconde au niveau de la bande passante de la DRAM.

Ce nouvel objectif est baptisé Terabyte Bandwidth Initiative (TBI), il sera atteint en obtenant l'équivalent de 32 bits par cycle d'horloge. La démonstration utilisera un prototype de puce capable d'atteindre 16 Gbits/s (16 bits par cycle d'horloge), mais l'architecture mise au point devrait pouvoir atteindre le Tbit/s, selon Rambus. L'entreprise experte en DRAM affirme aussi avoir mis au point un système d'adressage Flexlink capable de supporter une telle bande passante.


La mémoire DDR fait passer 2 bits par cycle d'horloge, la XDR actuelle de Rambus est capable de véhiculer 8 bits sur le même cycle, la nouvelle technologie de la firme explique qu'elle passera donc au « 32x Data Rate ».

Les explications de Rambus sont encore incomplètes, on devrait en savoir plus dès demain, après la démonstration japonaise de la technologie.

Bruno Cormier le 27 novembre 2007 à 11:25 (15 517 lectures)

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